InformAsic AB Utveckling av hårdvara och säkerhet för inbyggda system
  • Swedish
  • English
Hem          Konsulting          Produkter          Support          Länkar          Press          Om oss          Kontakt
 
Produkter
Gott Nytt 2009

  merry christmas and happy new year.jpg

XTEA blockkrypto IP-kärna för ASIC och FPGA Skriv ut

InformAsics XTEA kärna ger möjlighet att addera kryptering i FPGA och ASIC- lösningar. Kärnan kräver minimala resurser av hårdvaran och är därför lämplig för konstruktioner där mer resurskrävande algoritmer som t ex AES eller 3DES av resursskäl inte är lämpliga.

XTEA-kärnan implementerar block-kryptot XTEA (Extended Tiny Encryption Algorithm), utvecklat av Wheeler and Needham. Denna algoritm är lämplig för inbyggda lösningar där säkerhet måste kunna integreras trots stora begränsningar i tillgängliga hårdvaruresurser. Algoritmen använder 128 bitars nyckel och arbetar på datablock om 64 bitar. InformAsics XTEA-kärna implementerar kryptomoden ECB och andra moder kan levereras på förfrågan.

Kärnan är lämplig för inbyggda system med medelhöga krav på bandbredd, dvs upp till 100 Mbit/s. Kärnan erbjuder möjlighet att vid kompilering välja antalet “rounds” att utföras på ett givet block. En implementation med 32 rounds har en total latenstid på 66 cykler, då kärnan har en setup-tid på endast två cykler och slutför en "round" på två cykler. Alla in- och utsignaler är utrustade med register. Implementationen använder inga minnesblock, multiplikatorer eller DSP-funktioner och använder en positivt triggad klocka samt en synkron, aktivt låg reset.

 

FEATURES
Block cipher for embedded SoC solutions   
Implements the standardized XTEA cipher with 128 bit key and 64 bit block size   
Provides hardware accelerated crypto processing support with a very small footprint
Compile time control of number of rounds allows to balance between performance and security
Cipher initialization in two cycles   
66 cycles total latency for 32 rounds   
Can be delivered as Verilog 2001 RTL Source or EDIF Netlist   
Delivered with Reference Model, Design Integration Example and Documentation

 

FPGA Model Logic Utilization [LE] Registers Frequency [MHz]
Altera Cyclone-II (EP2C20 C6) 565 [LE] 238 100
Altera Stratix-II (EP2S15 C3) 435 [ALUT] 238 135
Xilinx Spartan 2E 566 [LC] 238 80

 

För pris och licensvillkor skicka din förfrågan genom att använda formuläret längst ner på kontaktsidan. Klicka här.

 
© InformAsic AB    ·    Hugo Grauers Gata 3B    ·    SE-411 33 Göteborg    ·    Sweden    ·    +46 31 685490    ·    info@informasic.se